基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计
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作者:宁亚飞
摘 要：本研究提出一种基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计（TTEQNUTL）。该锁存器由3个单节点翻转的自恢复模块（SNUSR1、SNUSR2和SNUSR3）、1个三级错误拦截模块和7个传输门组成。每个SNUSR模块均包含2个普通的C单元和2个钟控C单元，4个C单元形成一个环形结构。HSPICE试验结果表明，与2个锁存器（LCTNURL、IHTRL）的平均值相比，本研究提出的i存器以牺牲21.95%的面积开销为代价，使功耗降低30.77%、延迟降低48.56%、功耗延迟积（Power Delay Product，PDP）降低66.92%。
关键词：锁存器;三模冗余;四节点翻转
中图分类号：TN47 文献标志码：A 文章编号：1003-5168（2022）16-0019-04
DOI：10.19968/j.cnki.hnkj.1003-5168.2022.16.004
Design of Quadruple Node Upsets Tolerant Latch Based on the
Triple-Modular-Redundancy and Triple-Level Error-Interception
NING Yafei
（School of Computer Science and Engineering，Anhui University of Science and Technology，Huainan 232001，China）
Abstract：In this study，a design of a Quadruple Node Upsets Tolerant Latch based on Triple-modular-redundancy and Triple-levelError-interception is proposed（TTEQNUTL）.The latch consists of three single-node upset self-recovery modules （SNUSR1，SNUSR2 and SNUSR3 ），a three-level error interception module and seven transmission gates.Each SNUSR module contains two ordinary C-elements and two clock-gating C-elements，and four C-elements form a ring structure.The HSPICE test results show that compared with the average values of two latches（LCTNURL and IHTRL），the proposed latch reduces power consumption by 30.77 %，delay by 48.56 % and power delay product（PDP） by 66.92 % at the cost of 21.95 % area overhead.
Keywords：latch;triple modular redundancy;quadruple node upsets
0 引言
目前，CMOS技术已缩小到深纳米级，实现了集成电路和系统的高集成度、低开销和高性能。然而，随着晶体管特征尺寸的大幅度减小，CMOS器件对软错误的敏感性也在显著增加，这将导致数据损坏、执行失败，在最坏情况下甚至会出现系统崩溃。当质子和中子等辐射粒子与集成电路的敏感节点碰撞时，会产生额外的电荷，导致错误的瞬态脉冲或节点翻转，这被称为软错误[1-2]。软错误包括单节点翻转（Single Node Upset，SNU）、双节点翻转（Double Node Upsets，DNUs）、三节点翻转（Triple Node Upsets，TNUs）、四节点翻转（Quadruple Node Upsets，QNUs）。软错误会影响处在恶劣辐射环境中的纳米级CMOS电路和系统的可靠性。因此，需要对纳米级电路进行有效的加固处理。本研究提出一种基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计（TTEQNUTL）。该锁存器由3个单节点翻转自恢复模块（分别为SNUSR1、SNUSR2、SNUSR3）、1个三级错误拦截模块和7个传输门组成。每个SNUSR模块均包含两个普通C单元和两个钟控C单元，四个C单元可形成一个环形结构。由于每个SNUSR模块都具有SNU自恢复能力，错误拦截模块可用三级方式对错误进行拦截。因此，本研究提出的锁存器可实现QNUs容忍。
1 锁存器的电路结构和工作原理
本研究提出的锁存器结构如图1所示。该锁存器由18个C单元（其中7个是钟控C单元）和7个传输门组成，D和Q分别代表着输入和输出，CLK和NCLK分别为系统的时钟信号和负系统的时钟信号。
当CLK=1、NCLK=0时，锁存器处于透明期，7个传输门打开，7个钟控C单元关断，输入数据传入到节点Q、NA1、NA3、NB1、NB3、NC1和NC3。
当CLK=0、NCLK=1时，锁存器处于锁存期，7个传输门关断，7个钟控C单元打开。
2 容错原理
本研究所提出的TTEQNUTL锁存器能够实现对SNU、DNUs、TNUs和QNUs的完全容忍。本研究只分析锁存器在锁存期内的容错原理。在透明模式下，即使高能粒子撞击内部节点造成翻转，输入信号也能快速对逻辑值进行刷新。下面分别对SNU、DNUs、TNUs和QNUs进行容错分析。
nlc202209201132
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