基于90 nm SOI CMOS工艺的24 GHz信号发生器

来源:用户上传      作者:夏庆贞 李东泽 常虎东 孙兵 刘洪刚

　　 摘   要： SOI CMOS工艺具有高的截止频率和良好的温度稳定性，能够满足微波毫米波雷达收发芯片在多种应用场景下的使用要求. 采用90 nm SOI CMOS工艺，设计一种A类无输出阻抗匹配网络Stacked-FET功率放大器，改善了功率放大器的饱和输出功率和可靠性. 基于此功率放大器设计并实现了一款24 GHz信号发生器电路. 通过电磁场仿真分析研究了Dummy金属对片上螺旋电感性能的影响. 经流片加工测试，结果表明， 该信号发生器电路能够输出22.2～24.7 GHz的信号，平均输出功率为8.83 dBm，峰值输出功率为10.5 dBm. 在偏1 MHz和10 MHz处压控振荡器的相位噪声分别为-91 dBc/Hz和-123 dBc/Hz. 芯片面积为1.4 mm × 1.4 mm.
　　 关键词：SOI CMOS;功率放大器;信号发生器
　　 Abstract：SOI CMOS technologies feature high cut-off frequencies and superior temperature stability， which can meet different kinds of application requirements for microwave and millimeter wave radar transceivers. A class-A Stacked-FET power amplifier using 90 nm SOI CMOS technology was designed with output matching network omitted. The saturated output power and reliability of power amplifier were improved. A 24 GHz signal generator was designed based on this power amplifier. Influences of Dummy filled in semiconductor process on  the performance of spiral inductor were studied and analyzed using electromagnetic simulations. The circuit was fabricated and tested. Measured results indicated that this chip can transmit a signal operating at 22.2～24.7 GHz with an average output power of 8.83 dBm and a peak output power of 10.5 dBm. The phase noise of the Voltage Controlled Oscillator（VCO） at 1 MHz offset and 10 MHz offset was -91 dBc/Hz and -123 dBc/Hz， respectively. The area of the entire chip was 1.4 mm × 1.4 mm.
　　 Key words：Silicon-On-Insulator Complementary Metal Oxide Semiconductor（SOI CMOS）;power amplifiers;signal generators
　　 信号发生器是微波与毫米波雷达系统中的重要部件[1]. 近几年，随着微波毫米波雷达传感器应用需求的增长，低成本与高性能雷达收发芯片的设计与实现逐渐成为研究热点. 随着半导体工艺技术的发展，场效应晶体管的特征尺寸不断缩小，器件的截止频率不断提高，基于CMOS工艺的单片微波集成电路（Monolithic Microwave Integrated Circuit，MMIC）为高集成度射频芯片的实现提拱了解决方案[2-3]. Gitae 等人[4]采用0.13 μm CMOS工艺设计了一款24 GHz发射芯片，输出功率为-0.56 dBm. Tan等人[5]采用90 nm CMOS工艺设计24 GHz发射芯片时，在螺旋电感的底部加入接地屏蔽層来抑制衬底串扰，电感的品质因子（Quality Factor，Q）为14.2，输出功率为1.34～9.6 dBm. 传统Bulk Si CMOS工艺衬底的电阻率较低（大概10 Ω·cm），衬底损耗比较严重，难以设计出高Q的无源器件. 与相同技术节点的Bulk Si CMOS工艺相比，SOI CMOS工艺具有更高的截止频率、更低的衬底损耗和衬底串扰、良好的温度稳定性. 因此，SOI CMOS工艺非常适合应用于雷达收发芯片领域. 2017年，Shopov等人[6]采用45 nm SOI CMOS工艺实现了一款60 GHz低功耗雷达收发芯片，输出功率为-7 dBm，可用于高精度距离探测和速度探测.
　　 本文基于90 nm SOI CMOS工艺，通过设计一种无输出阻抗匹配网络Stacked-FET 功率放大器（Power Amplifier，PA），提高输出功率. 通过底层空置Dummy金属的方法改善阻抗匹配网络和谐振网络中螺旋电感的Q值，减小无源器件的损耗，实现一款具有高输出功率的24 GHz信号发生器电路.
　　1   电路分析与设计
　　1.1   24 GHz信号发生器的电路结构
　　 在24 GHz信号发射系统中，通常由一个压控振荡器（Voltage Controlled Oscillator，VCO）产生基频振荡信号，并通过PA将信号放大到需要的功率水平. 　　 如图1所示，所设计的信号发生器包括一个24 GHz VCO和两个24 GHz频段的PA单元，PA中的匹配网络采用共面波导（Coplanar Wave Guide，CPW）传输线进行设计. 在VCO与PA之间插入LC匹配网络以改善模块电路之间的功率传输效率. 基于低损耗高频印刷电路板（ Printed Circuit Board，PCB ）的微带环形混合网络已广泛用于微波系统中差分信号的合成，因此，在本设计中，不再设计额外的片上巴伦器件，以实现更小的芯片面积.
　　1.2   模块电路的设计
　　1.2.1   Stacked-FET PA分析与设计
　　 CMOS工艺中的MOSFET器件具有较小的击穿电压，较大的膝点电压（Vknee）以及较小的电流密度，这些特点限制了CMOS PA的饱和输出功率（Psat）. 功率合成技术与Stacked-FET技术是目前两种常用的提高Psat的方法. 与功率合成技术相比，基于Stacked-FET技术的PA所需芯片面积较小，并且易于实现宽带阻抗匹配，进行宽带PA设计.
　　 共源共栅结构的PA具有较高增益，然而共源共栅 PA的共栅管与共源管的漏源电压摆幅分配不均衡，特别是在放大器的输出功率接近或达到饱和时，共栅管的漏源电压摆幅大于共源管的漏源电压摆幅，极易使共栅管击穿，从而降低电路的可靠性[7].
　　 图2为Dabag等人[8]提出的一种Stacked-FET PA的设计方法，首先计算单个晶体管的最佳负载阻抗（Ropt），通过调整Stacked晶体管栅极所接电容，将晶体管漏极的负载阻抗调整为Ropt的倍数，使每个晶体管具有相同的漏源电压摆幅，提高PA的Psat以及在高功率工作状态下的可靠性.
　　 偏置在A类工作模式的PA，具有较高的线性度和Psat. 对于偏置在A类的晶体管，可以基于负载线的方法计算其最佳负载阻抗，表达式如下：
　　短距离民用微波与毫米波雷达传感器对输出功率的要求通常在10 dBm左右，基于Stacked-FET结构的PA可以达到这一功率要求.
　　 基于上述理论分析，在满足输出功率需求的前提下，通过优化晶体管的尺寸调整功率输出级单个晶体管的Ropt，使n-Stacked-FET结构的漏端负载阻抗nRopt接近标准50 Ω负载阻抗，进而省略输出阻抗匹配网络，进行无输出阻抗匹配网络PA的设计，该设计方法有利于实现较小的芯片面积.
　　 基于上述原理，设计单端两级2-Stacked-FET PA，图3为2-Stacked-FET PA的原理图，其中输出级采用2-Stacked-FET结构，由两个晶体管堆叠而成;驱动级采用单个晶体管的共源结构.
　　 通过仿真可知，当功率输出级单个晶体管的栅宽为100 μm时，用公式（1）计算出来的最佳负载阻抗为26.25 Ω，晶体管M3的漏极所需负载阻抗为52.5 Ω，该阻抗值非常接近标准的50 Ω负载阻抗，故无需设计输出阻抗匹配网络.
　　 将晶体管M3的漏极负载阻抗设置为50 Ω，通过调节Stacked晶体管M3的栅极所接电容，使功率输出级中从Stacked晶体管的源极看上去的阻抗为单个晶体管的最佳负载阻抗26.25 Ω，进而使功率输出级的漏源摆幅电压均衡分配在共源管与Stacked晶体管上. 通过调节Stacked管的栅极所接电容来调节共源晶体管负载阻抗Z1的原理图如图4所示.
　　 采用CPW传输线设计输入阻抗匹配网络和级间阻抗匹配网络，保证驱动级的输出1 dB压缩点比功率级的输入1 dB压缩点大3 dB，防止PA提前进入压缩状态;通过减小各级输入晶体管栅极所接偏置电阻来提高PA的稳定性.
　　1.2.2   24 GHz class-A交叉耦合压控振荡器
　　 LC交叉耦合结构的VCO易于起振，广泛应用于微波与毫米波频率源的设计[9]. 通常，class-C结构的VCO可以实现较低的相位噪声，但是需要在一个核心振荡管的栅极与另一个核心振荡管的漏极之间引入隔直电容，以给核心振荡管的栅极提供额外的偏置电压. 隔直电容加在反馈环路上，使VCO加电后达到稳定振荡状态的时间变长，不利于低功耗短脉冲多普勒雷达的实现[10]. class-A结构的VCO，其核心振荡管的栅极与漏极通过交叉耦合结构直接相连，可以实现较短的起振时间. 如图5所示，本设计中的24 GHz基频振荡VCO采用class-A结构.
　　 VCO包含一对交叉耦合的核心振荡晶体管（NC-MOS，PC-MOS），一个LC谐振网络，由共源連接的M1和M2构成的用于隔离负载牵引效应的缓冲放大器，以及调节晶体管偏置状态的可变电流源I. 振荡频率计算公式为：
　　 根据交叉耦合VCO的理论，大的晶体管可以提供更大的跨导，使VCO更容易起振. 但是，由于大的晶体管会引入更大的Cfix，压缩可用调谐范围. 因此，在确定核心振荡晶体管的尺寸时，需要对上述指标折衷考虑. 优化后核心振荡晶体管的栅宽为50 μm.
　　1.3   Dummy金属对螺旋电感的影响
　　 在CMOS工艺加工过程中，通常需要在芯片版图上放置一些与电路无关的器件或金属单元，以减小加工过程中的工艺偏差，称为Dummy. 其中，放置金属单元的目的是增大芯片上走线比较稀疏的区域的金属密度以达到一定的要求，防止后续加工过程中出现刻蚀不足或刻蚀过度的情况. 在MMIC中，Dummy金属对微波电路元器件影响较大，如增大寄生电容、引入额外的损耗、降低电感的品质因子等[11]. 螺旋电感是LC匹配网络与LC谐振网络中用到的关键元件，其Q值对MMIC的性能有重要影响.
　　 图6为底层不带Dummy的螺旋电感和底层带Dummy的螺旋电感. 图7为对上述螺旋电感进行仿真得到的电感值和Q值. 在高频频段，底层带Dummy的螺旋电感比底层不带Dummy的螺旋电感的电感值更小，Q值更低. 在24 GHz处，电感值减小了3 pH，Q值减小了4.92. 螺旋电感Q值变差，在VCO设计中会降低LC谐振网络的Q值，进而恶化相位噪声. 在LC匹配网络设计中则会引入较大的插入损耗. 　　 在本文设计中，为了获得尽可能准确的仿真模型和尽可能高的电路性能，LC匹配网络与LC谐振网络中螺旋电感的正下方区域不填充Dummy. 手动绘制自定义的电感单元，并通过电磁场仿真确定电感的感值.
　　2   模块电路的仿真
　　 对于微波与毫米波频段的集成电路，仅仅通过后仿提参无法得到准确的寄生参数及各种耦合效应. 本文在仿真过程中，无源元件（电感、电容、传输线），采用Momentum软件进行电磁场仿真，得到多端口S参数文件，与晶体管、电阻等其他元件的Spice模型进行联合仿真.
　　 圖8为PA的小信号S参数（S11，S22，S12，S21），输出功率（Pout）以及功率附加效率（Power Added Efficiency，PAE）的仿真结果. S11在23～27 GHz范围内小于-10 dB，表明输入端口实现了良好的阻抗匹配，输出端口未加阻抗匹配网络;S22在20～30 GHz频段上大概为-4 dB. 该PA可以提供14.6 dB的小信号增益（Gain），Pout达到13.4 dBm，PAE的峰值为17.6 %.
　　 图9为仿真得到的VCO输出信号的频谱和相位噪声. 由图9可知，VCO能够稳定振荡在24 GHz频段，在偏1 MHz处的相位噪声为-89 dBc/Hz，在偏10 MHz处的相位噪声为-115 dBc/Hz. VCO相位噪声在偏100 kHz与1 MHz之间存在一个拐点，在拐点之前，相位噪声下降较为平缓，分析可能是由SOI CMOS工艺中Floating body类型MOSFET器件所特有的浮体效应引起的低频Lorentzian噪声导致的[12].
　　 PA的输入端口匹配到50 Ω的源阻抗，因此，在进行信号发生器芯片设计时，需要在VCO与PA之间插入阻抗匹配网络，提高功率传输效率.
　　 本文采用L形LC结构的阻抗匹配网络，图10为在VCO的输出端口加LC匹配网络和不加LC匹配网络S11和S22参数的仿真结果. 可知，在VCO的输出端口添加匹配网络之后，S11参数在21.2～25.6 GHz范围内低于-10 dB，S22参数在22.2～25.7 GHz范围内低于-10 dB. 与未加匹配网络相比，VCO在24 GHz频点附近的反射系数得到了很好的改善.
　　3   测试结果与分析
　　 本文所设计的24 GHz 信号发生器采用90 nm SOI CMOS工艺流片加工，芯片面积为1.4 mm × 1.4 mm. 该芯片包含一个24 GHz class-A 结构的VCO，两个差分放置的Stacked-FET PA单元，以及模块电路间的LC匹配网络. 为了评估模块电路之间匹配网络的性能，对VCO也进行了加工和测试.
　　 图11（a）为24 GHz 信号发生器芯片的显微照片，图11（b）为24 GHz VCO的显微照片. 测试时，将芯片固定在测试用PCB板上，并通过健合金线为芯片提供偏置电压和调谐电压. 在各管脚处放置必要的滤波电容，防止PA加电后出现低频振荡. 射频信号的两个差分输出端口（输出+，输出-），其中一端通过键合线连接至测试板上，负载为50 Ω;另一端通过GSG探针和同轴线缆连接至频谱分析仪.
　　 本文所采用的工艺提供了2.5 V的变容管器件，因此调谐电压的范围可以设置得宽一些. 图13为输出信号的频率随调谐电压的变化关系. 该信号发生器芯片能够稳定输出22.2～24.7 GHz频段的信号，中心频率为23.45 GHz，与24 GHz相比有所偏移，可能是由工艺偏差导致的，但该信号发生器的输出频率依然覆盖了国内和国际上通用的24 GHz ISM雷达传感器的工作频段，即24～24.25 GHz.
　　 采用E5052B信号分析仪和E5053A变频器对VCO的相位噪声进行测试，图14为在VCO振荡频率为22.24 GHz时测得的相位噪声. 在偏1 MHz和10 MHz处，VCO的相位噪声分别为-91 dBc/Hz和-123 dBc/Hz.
　　 在测试输出功率时，同轴线缆引入的损耗以3 dB的经验值进行估算. 考虑到差分输出，总输出功率在单端测试结果上加3 dB. 图15为VCO在相同偏置电压下，信号发生器与VCO输出功率随调谐电压的变化关系. 信号发生器的平均输出功率为8.83 dBm，峰值输出功率为10.5 dBm. 表明插入VCO与PA之间的LC匹配网络，在螺旋电感底层不添加Dummy金属的情况下，实现了良好的匹配性能. 在测试过程中，通过对多个样品进行测试，均未发现因局部不填充Dummy金属而导致的可靠性问题，表明本文设计方法具有一定的可行性.
　　 表1给出了本文设计的测试结果与其他文献中结果的对比. 从表1中可以看出，本文基于SOI CMOS工艺，通过采用Stacked-FET结构的功率放大器和高Q螺旋电感，实现了较高的输出功率和较宽的频率调谐范围.
　　4   结   论
　　 本文基于90 nm SOI CMOS工艺设计了一款24 GHz信号发生器电路. 通过优化晶体管的尺寸，设计出无输出阻抗匹配网络的Stacked-FET PA，提高了Psat和MOS器件大功率工作时的可靠性. 通过电磁场仿真分析了Dummy金属对螺旋电感性能的影响，在设计用于LC谐振网络和LC阻抗匹配网络的电感时，去除底层的Dummy金属，可提高螺旋电感的Q值. 测试结果表明，该信号发生器实现了10.5 dBm的峰值输出功率，可用于24 GHz雷达收发芯片，同时验证了设计方法的可行性.
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