基于高压缩比ROM设计算法的直接数字频率合成器

来源:用户上传      作者: 王顺岭

　　摘要：在直接数字频率合成器（DDFS）的设计中，查找表（ROM）是一个重点和难点，其设计质量的优劣很大程度上决定着变频时间和功耗。本文分析了经典的ROM压缩算法，提出了设计查找表（ROM）的新算法。在仿真数据和实测数据上的结果表明，采用该方法设计的直接频率合成器能极大的降低逻辑资源占用，ROM获得极高的压缩比。
　　关键词 ：直接数字频率合成器；高压缩比算法；查找表（ROM）
　　中图分类号：TN74 文献标识码：A 文章编号：1007-9599 （2013） 01-0157-02
　　DDFS（Direct Digital Freqhency Synthesizers）广泛应用于雷达系统、数字通信、电子对抗、电子测量等民用军用设备中。它是随着半导体技术和数字技术的快速发展而发展起来的新型的频率合成技术，与传统的VCO+PLL的模拟方式产生所需频率相比[1]，DDFS技术具有频率分辨率高，相位噪声低，带宽较宽，频谱纯度好等优点。这些技术指标在一个系统中是至关重要的，决定着一个系统的成败。
　　为了提高数据吞吐量，普遍采用流水线结构来设计相位累加器，但这导致大量的寄存器用于延时；为了降低ROM大小，国内外学者提出了很多优秀的压缩算法，如Quarter Wave Symmetry ，Sine-Phase Diference（SPD）算法，Sunderland 结构，Nicholas算法。本文从这两方面入手，提出使用状态机来控制用于延时的寄存器；结合经典的ROM压缩算法，将 取代 作为ROM的存储值，以此大幅度提高ROM压缩率。
　　3 结束语
　　提出的相位累加器的设计方案在频率控制字为32位时，可以节约48个用于延时的寄存器；相位累加器输出字长为12 bits，A=B=C=4，ROM输出字长为11 bits时，本文所提出的压缩算法可以提高达70.4：1的高压缩比，同时，其SFDR可以达到75.2dB。
　　参考文献：
　　[1]张厥盛，曹丽娜.锁相与频率合成技术[M].成都：电子科技大学出版社，2000.
　　[2]J.Tiemey，C.M. Rader and B.Gold，“A digital frequency synthesizer，”IEEE Transactions on Audio and Electroacoustics， vol. AU- 19，1971，pp.48-57.
　　[3]H.T.Nicholas III and H. Samueli，“A 150-MHz direct digital frequency synthesizer in 1.25um CMOS with -90-dBc spurious performance，” IEEE Journal of Solid State Circuits，vol.26，pp.1959-1969，Dec.1991.
　　[4]D.A.Sunderland，R.A.Strauch，S.S.Wharfield，H.T.Peterson， and C.R.Cole，“CMOS/SOS frequency synthesizer LSI circuit for spread spectrum communications，”IEEE J.Solid-State Circuits，vol.sc-19，no.4，pp.497–506，Aug.1984.
转载注明来源:https://www.xzbu.com/8/view-4078697.htm