基于VHDL的高精度数字频率计的设计与实现

来源:用户上传      作者: 屈宝鹏　张喜凤　李想

　　摘 要： FPGA/CPLD在数字系统开发的应用日益广泛，影响到生产生活的方方面面。电子计数式频率计在各种电子测量领域应用广泛。为了降低频率计的量化误差，提高频率测量精度，在Quartus Ⅱ9.0开发环境下，用VHDL语言设计了一种能在1 Hz～100 MHz频率范围内使频率测量相对量化误差小于10-5的高精度数字频率计，仿真结果表明，所设计的数字频率计达到了设计精度要求，并能准确显示测量数值。最后，以Cyclone Ⅱ系列EP2C20F484C7芯片为硬件环境，验证了各项设计功能的正确性。
　　关键词： VHDL； 频率测量； 量化误差； EP2C20F484C7
　　中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2013）18?0144?04
　　0 引 言
　　FPGA/CPLD在数字系统设计中的广泛应用，影响到了生产生活的各个方面[1?4]。在FPGA/CPLD的设计开发中，VHDL语言作为一种主流的硬件描述语言，具有设计效率高，可靠性好，易读易懂等诸多优点[3，5?6]。作为一种功能强大的FPGA/CPLD 数字系统开发环境，Altera公司推出的Quartus Ⅱ，为设计者提供了一种与结构无关的设计环境，使设计者能方便的进行设计输入、快速处理和器件编程，为使用VHDL语言进行FPGA/CPLD设计提供了极大的便利[7]。
　　频率计作为电子技术中一种常用的电子测量仪器，有着广泛的应用，以往的电子计数式频率计大多数是采用单元电路或单片机技术进行设计的。本文在Quartus Ⅱ9.0开发环境下，用VHDL语言设计了一种高精度电子计数式频率计，较传统的单元电路设计更灵活，同时大大简化了电路结构的复杂性，提高了电路的稳定性。为了提高频率测量精度，使量化误差小于10-5，本文设计的频率计采用了双路计数器，在1 Hz～100 MHz的频率范围内的量化误差均满足设计要求。
　　1 频率计原理及其误差分析
　　2 高精度频率计的实现
　　仿真结果分析如下：
　　（1）测周法和测频法能有效地实现对被测信号周期和频率的测量，并能将测量数据顺利的显示在数码管上；
　　（2）将待测信号的周期设定为1 234.5 ns时，测周法测出的信号周期为1 234 ns，测频法测出的信号频率为810 045 Hz，测量结果精度符合要求；
　　（3）通过sel1的高低电平，实现了将频率测量或周期测量数值的显示输出选择；
　　（4）通过sel0的高低电平，实现了数码管显示数值的高四位和低四位的选择。
　　本文设计的高精度频率计更进一步的精度测试也可以通过仿真进行，不再赘述。
　　4 结 语
　　本文所设计的高精度频率计在Quartus Ⅱ9.0开发环境下进行了仿真验证后，下载到Altera公司的DE1开发板中进行了硬件验证，该开发板使用CycloneⅡ系列EP2C20F484C7芯片作为核心芯片，实验证明当被测信号频率在1 Hz～100 MHz范围内时，电路均可稳定运行，频率测量精度达到设计指标，功能完整。
　　参考文献
　　[1] 康华光.电子技术基础（数字部分）[M].北京：高等教育出版社，2004.
　　[2] 马或，王丹利，王丽英.CPLD/FPGA可编程逻辑器件实用教程[M].北京：机械工业出版社，2006.
　　[3] 侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社，2000.
　　[4] 李国丽，朱维勇，栾铭.EDA与数字系统设计[M].北京：机械工业出版社，2005.
　　[5] 卢毅，赖杰.VHDL与数字电路设计[M].北京：科学出版社，2001.
　　[6] 李志，田永清，朱仲英.VHDL的设计特点与应用研究[J].微型电脑应用，2002（10）：5?8.
　　[7] 周润景，图雅，张丽敏.基于Quartus Ⅱ的FPGA/CPLD数字系统设计实例[M].北京：电子工业出版社，2007.
　　[8] 李丽娟，张寿明，付亮，等.基于CPLD/FPGA的等精度频率计设计[J].工业控制计算机，2008（8）：73?74.
　　[9] 程源，祝洪峰.基于FPGA的数字频率计的设计与制作[J].电子制作，2008（1）：34?36.
　　[10] 刘德亮，王竹林，尉广军.基于FPGA高精度频率测量仪的设计[J].河北工业科技，2010（1）：29?31.
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