非易失闪存中堆叠电容的精度控制研究与改善

来源:用户上传      作者:

　　摘  要： 讨论了非易失闪存（NOR Flash）器件中ONO介质层厚度的精度控制.通过归一化不同密度器件分组，优化多层复杂薄膜的光学量测精度，优化氮化硅层的均匀性，实现了对ONO介质层厚度更精确的控制.结合光学厚度与电性厚度的相关性，可以及时得到ONO工艺的安全窗口.
　　关键词： 闪存; 堆叠电容; ONO介质层; 读写速度; 数据存储能力
　　中图分类号： TN 47    文献标志码： A    文章编号： 1000-5137（2020）04-0478-05
　　Abstract： The precision control of the thickness of the ONO structure in NOR Flash device was discussed in the paper.The control of the thickness of the ONO structure became more precisely by means of normalizing the different density groups of devices，optimizing the optical measurement accuracy of multilayer complex films as well as the uniformity of silicon nitride layer.The safe ONO process window could be obtained in time by combining the relationship between the optical thickness and electrical thickness.
　　Key words： flash; stacked capacitance; ONO structure; I/O speed; data storage capacity
　　0  引  言
　　闪存主要分为NAND和非易失闪存（NOR Flash），NOR Flash存储器具备随机存储、可靠性强、读取速度快、可执行代码等优点.很多终端电子产品因内部指令执行、系统数据交换等功能，需要配置相应容量的代码存储器，这使低容量的NOR Flash存储器在应用中具备性能和成本上的优势，得到了广泛的应用，成为不可或缺的重要电子元器件.随着5G基站建设、汽车智能化的不断推进，真正无线立体声（TWS）耳机功能的日益增多，NOR Flash有望迎来更多需求[1].根据数据显示，中国NOR Flash新增市場规模从2015年的3.54亿元增长至2018年18.94亿元，预计到2022年，中国NOR Flash新增市场规模合计达到55.85亿元[2].
　　作为一种非挥发性存储器，NOR Flash具有高器件密度、低功耗和可电重写性等特点，被广泛应用于便携式电子产品中[3].NOR Flash与场效应晶体管（FET）[4-5]的差别在于栅极由控制栅、浮栅和ONO层构成.ONO介质层的构成为：上层氧化层（O）、中层氮化物（N）、下层氧化层（O）.NOR Flash主流的ONO结构主要由炉管沉积完成.采用炉管低压化学气相沉积（LPCVD）工艺进行ONO介质层的制备，由3道炉管单独完成，分为：1） 底层氧化层的制备;2） 中间氮化物的制备;3） 顶部氧化层的制备.从ONO电性窗口上看，ONO电性厚度（EOT）需要控制在±1个标准偏差以内，这就要求ONO 3层的薄膜厚度具备相当严格的精度控制.炉管ONO沉积工艺精度控制难点主要有：
　　1） 批次作业，产品组合复杂，需要权衡产能与精度;
　　2） 器件薄膜结构复杂，精度控制实现难度大;
　　3） 氮化硅层的均匀性控制难度大;
　　目前难点1）已有较好的解决方案，如何较为精确地获取ONO各层的光学厚度，提升和改善炉管内的均匀度，是业界普遍的难点.基于炉管批次作业特性，产品和控片在同一批次不同位置存在不同的差异性，仅仅依靠3层炉管控片分别监视每层的厚度，难度很大.因此，对ONO各层光学厚度的精确测量必不可少.
　　本文通过分析ONO各层工艺大量晶圆之间的数据，提出了一种优化氮化硅薄膜精度的控制方法，最终实现对ONO三层总厚度的晶圆之间较好的精度控制.
　　1  ONO的精度控制
　　ONO薄膜的测量精度受限于其多层薄膜结构的复杂性及薄膜致密度等因素，难以保证单层薄膜和多层薄膜的厚度精度;其制备方法受限于LPCVD批次作业，及反应气体和温度控制的局限性，对提高圆晶之间的均匀性有很大困难.
　　与单一薄膜相比，NOR Flash ONO薄膜结构更加复杂，造成ONO结构的光学测量精度和可信度问题.NOR Flash ONO薄膜结构自下而上依次为硅衬底上隧道氧化层、浮栅层、底部氧化层、中间氮化硅层、顶部氧化层，如图1所示.要使每一层都能分开，且能被精确测量，根据光学椭偏仪原理，首先需要预测其理想的理论模型[6].不同的薄膜工艺使得薄膜的致密度、折射率等存在差异，这为建立理想的理论光谱去拟合实际光谱带来一定难度.采用LPCVD工艺进行ONO介质层的制备，气体由底部通入，顶部排出，温度控制为五端控温，如图2所示，同时需要兼顾100片以上产品片的厚度均匀性，要使同一批次产品获得较好的均匀性，存在一定难度.
　　1.1 产品复杂ONO结构的测量精度控制
　　根据光学椭偏仪原理，椭圆偏振光谱（BBSE）光源是理想的多层薄膜光源，适用于多层薄膜，如硅衬底上ONO薄膜各层的光学厚度、折射率和反射率，厚度最大可以到2 μm，如图3所示.收集到的实际光谱模型与单层结构薄膜测量的光谱差异巨大，如图4所示.不断优化拟合数据，最终的拟合可信度可达到0.98. 　　由于ONO结构的透射电子显微镜（TEM）分层比较困难（电子显微镜下，氧化硅与氮化硅界面分层不明显），且薄膜较薄，TEM量测受干扰较大，从65 nm NOR Flash 0092长期数据看，ONO电性厚度和光学厚度呈现非常明显的相关性，符合理论预期，也验证了光学椭偏仪膜厚的可信度.
　　1.2 ONO工艺圆晶之间均匀性控制
　　与光学厚度不同，ONO电性厚度几乎可以完全反映ONO实际光学厚度，其Sigma值约为1.2，如表1所示，而ONO电性厚度的安全窗口为（-1，1），需要花费大量时间和精力确保每一层薄膜工艺控片厚度稳定来确保薄膜工艺稳定.
　　在严格控制3层薄膜工艺的窗口并保持控片控制稳定的情况下，ONO电性厚度与中间氮化硅层不同位置存在明显差异，呈现顶部薄、底部厚的现象.同时，底部氧化层工艺的氧化炉中同一批次不同位置的产品，氧化层厚度保持一致，由此可见，决定顶部到底部电性厚度差异的是氮化硅工艺.以往的控制方法需要保证氮化硅工艺顶部和底部控片的厚度一致，存在很大的问题，导致电性厚度的差异.
　　通过调整同批次不同位置氮化硅控片的厚度，将氮化硅顶部的控片调厚，将底部的控片调薄，形成顶部到底部逐渐下降的厚度趋势，可以明显改善晶圆之间的均勻性.
　　1.3 改善后电性及良率表现
　　经ONO氮化硅控制方法优化后，同一批次产品氮化硅单层厚度、ONO总厚度及ONO电性厚度差异明显降低，圆晶之间均匀性改善明显，如表2所示，使ONO电性厚度（EOT）数据更收敛于安全窗口区间内.优化后器件的数据保持失效率、擦写速度失效率和修复资源占用明显降低，如表3所示.
　　3  结  论
　　ONO多层结构隔离介电层的厚度安全窗口较窄，其稳定性直接影响器件擦写速度、数据保持等性能，需要严格控制.通过对产品浮栅多晶硅侧壁模型的计算，并实施归一化分类管控，降低不同圆晶之间的精度影响;通过不断拟合及优化测量模型，达到实际光谱与理论光谱较高的拟合可信度，实现对ONO单层及多层薄膜光学厚度的实时监控，为ONO结构精度控制打下坚实基础;基于大量数据，建立可信且稳健的ONO结构电性厚度和光学厚度的相关性，进而及时有效地探索ONO工艺窗口;通过分析ONO各层工艺大量圆晶之间的数据，优化氮化硅薄膜精度，最终实现对ONO三层总厚度的圆晶之间较好的精度控制.
　　参考文献：
　　[1] BEZ R，CAMERLENGHI E，MODELLI A，et al.Introduction to flash memory [J].Proceedings of the IEEE，2003，91（4）：479-502.
　　[2] KAHNG D，SZE S M.A floating gate and its application to memory devices [J]. IEEE Transactions on Electron Devices，1967，14（9）：1277-1295.
　　[3] WANG S T.On the I-V characteristics of floating-gate MOS transistors [J].IEEE Transactions on Electron Devices，1979，26（9）：1292-1294.
　　[4] ARAI F，MARUYAMA T，SHIROTA R.Extended data retention process technology for high reliability flash EEPROMs of 106 to 107 W/E cycles [C]//IEEE International ReliabilityPhysics Symposium.Reno：IEEE，1997：377-372.
　　[5] CHEN J，RADJY N，CAGNINA S，et al.Degradation mechanism of flash EPROM program/erase endurance [C]//Proceedings of IEEE International Electron Devices Meeting.Washington：IEEE，1994：35-39.
　　[6] KOVAL R，BHACHAWAT V，CHANG C.Flash ETOX virtual ground architecture：a future scaling direction [J].2005 Symposium on VLSI Technology Digest of Technical Papers.Kyoto：IEEE，2005：677-679.
　　（责任编辑：包震宇）
转载注明来源:https://www.xzbu.com/1/view-15302923.htm