关于1.25Gbps并串转换CMOS集成电路研究

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　　摘要：伴随社会经济的持续化发展，现代网络通信系统在此背景下，呈现出迅猛的发展势头。本文围绕1.25Gbps并串转换互补金属氧化物半导体（CMOS），首先简要分析了其芯片结构，探讨了其电路，并进行了仿真分析，望能为此领域研究提供学习借鉴。
　　关键词：互补金属氧化物半导体;1.25Gbps;并串转换;集成电路
　　中图分类号：TN432 文献标识码：A 文章编号：1007-9416（2019）12-0021-01
　　当前，发展现代网络通信系统的核心在于数据传输速率的提升，以此来最大程度满足当前高速增长的信息传递需要。为了能够尽快实现此点，业内广泛开展了超高速集成电路的研究与设计工作，最终目标就是提升网络系统的传输速率，使其达到吉比特率以上。现阶段，数据传输速率的提升方法，即为并串转换多路低速数据。超高速并串转换集成电路多选用的是砷化镓、双极硅等工艺，其芯片有着比较大的功耗，且整体制作成本较高;而采用标准CMOS工艺是一套实效性更高的途径，其有着较小的功耗及较高的集成度，另外，整体制作工艺也比较成熟。当前，有学者已提出了能够实现吉比特率的并串转换CMOS集成电路的方法，本文结合当前实况，就其芯片结构及电路展开深入分析，现对此作一探讨。
　　1 芯片结构
　　在整个通信系统当中，8B/10B线性信道编码能够映射bits数据，使之成为宽度为10bits的码组，此种编码凭借转换密度较好、DC平衡及游程长度受限等优点，在相关领域中得到广泛应用。宽度达10bits的码组，其并串转换通常由并串转换器来完成，产生串行数据（吉比特率），并向光电转换器件发送，由其进行调制，然后借助光纤传输。
　　现阶段，已有三种并串转换电路实现方式，其一为树型结构，其二是并行结构，其三为串行结构。针对串行结构而言，其电路结构比较简单，但其工作需要在全速率時钟下完成，因而对相相关工艺有着较高要求。此外，因电路功耗与其工作频率之间呈正比关系，所以其功耗比较大。并行结构转换电路借助1：（N-1）占空比的N相位时钟，选择多路数据，且降低电路工作时钟，使其仅为串行结构的1/N。还需要指出的是，在此结构当中，于全速率时钟下，仅需一个触发器工作，所以，电路功耗要低于串行结构;但在并行结构当中，或者是门扇入系数出现异常增大，均会降低系统工作速度，如果扇入系数为10，此时，此结构已经不适用于高速系统，另外，于高速电路当中，还会是电路复杂度增加，难度也会随之增加。而针对高速并串转换树型结构来讲，其实为一种多级树型结构，虽然能提升系统工作速率，但在对2N位并行数据处理方面，却受到一定限制。所以，需要设计比特位转换电路，把原先10位并行数据向2N位并行数据转换，这样方能用树型结构实现转换功能。但需说明的是，此结构于10路至1路的并串转换当中，存在两大不足：其一，系统需设置频率转换电路，产生1.25倍于参考时钟的频时钟。其二，系统需根据现实需要，增加寄存器组，把10bit位宽向8bit位宽进行转换，然后用三级树型结构来最终实现此转换;而这会增加电路规模、功耗及芯片面积。
　　本文围绕10路并行数据，加盟器分为奇、偶数组，各自完成5～1路的并串转换，形成两路串行数据，均为625Mbps，这样能将已知不足给解决掉。需要强调的是，运用CMOS工艺（0.35μm）的NMOS管，其截至频率为13.4GHz，能够证明仅需对串行结构进行优化，然后把两路串行数据，均用半速率时钟工作的2至1路转换单元，来实现树型结构的快速化转换，此功能便能实现。针对此组合结构设计方法而言，其囊括了树型结构与串行结构的优点，在频率转换、寄存器组电路均不增加的情况下，便能实现系统工作速率的提升，且能有效解决电路结构简化、功率降低的目的。
　　为了提升芯片的集成度，并为时序调整提供方便，芯片的输入由两部分组成，其一为625MHz时钟（占空比为1：1），其二为10路并行数据。若将系统稳定性考虑子安诶，本文所设计的分频器有自启功能，最终经一个时钟周期，分频器便能够进入到正常跳转状态，比较稳定的产生分频时钟，与此同时，芯片输出的串行数据信号为1路吉比特速率。
　　2 电路分析及仿真
　　基于比特率集成电路架构当中，电路的时延能够相比于信号的时钟周期，另外，因时钟信号上时钟信号线寄生电容，以及大扇出系数的性负载，均会造成时钟树上各位置的时钟形成相位畸变，因而会对电路时序造成影响。所以，需实施仿真分析，对时钟相位进行调整，且对电路结构进行优化，以此来更好的满足芯片工作时序需要。
　　在围绕本系统开展仿真时，信号经同步输入济逻辑运算处理后，能够同步输出。使t0时刻时钟CLK上升沿，同步对输入信号进行采样，把采样信号向组合逻辑进行适时输出，且通过传输时间tp之后，组合逻辑开始输出，于稳定时间ts后，组合逻辑将稳定值输出。因此，最终可得信号输出的不稳定区是（t0+tp、t0+ts），稳定期（t0+ts、T+tp）。为了能够正确且同步实现数据输出，所输出数据的稳定期长度需>0。
　　对输出同步电路的构建及保持时间进行深入分析，在时序上，组合逻辑需要满足：自组合逻辑输出值至时钟上升沿所需时间需>输出同步电路的构建时间tsetup，而自时钟上升沿至组合逻辑完成输出的时间需>输出同步电路的保持时间thold，也就是数据稳定期需>tsetup+thold。因此，在仿真过程中，需对同步电路进行优化，使其构建时间最短，且保持时间最小。与此同时，将组合逻辑电路的时延减小，以此促进系统工作速度的提升。
　　通过分析对比，于逻辑电路当中，异或门XOR有着较大延时，因而对系统当中分频器的工作速度造成了制约。依据上述分析，对组合逻辑电路进行优化，减小其时延，这样有助于工作速度的提升。所以，本文着重优化XOR，将系统工作速度提升问题给解决掉。基于开关结构XOR，经优化所得XOR的电路由四个MOS管组成，仿真结果得知，通过进行优化，此电路有较小的时延，仅0.15ns，而且功耗较小，占用芯片面积较小。经模拟，用此XOR分频器，能够在2GHz以上频率上工作。因此，通过对电路结构及器件尺寸进行持续优化，减小逻辑器件于高速工作状态下的时延，有助于系统工作速率的提升。 　　3 結语
　　综上，通过分析超高速并串转换集成电路，设计了串行与树型相结合的并串转换结构，并对器件延时所产生的影响进行了分析，进而用高速且容易重用单元电路，最终实现吉比特率并串转换集成电路。经仿真分析得知，通过对电路结构即器件尺寸实施优化，能减小其高速工作下的时延，有助于提升系统工作速率。
　　参考文献
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　　Research on 1.25gbps Parallel to Serial Conversion CMOS IC
　　LI Cui-feng
　　（Ludong University，Yantai  Shandong  264001）
　　Abstract：With the sustainable development of social economy， the modern network communication system presents a rapid development momentum in this context. This paper focuses on 1.25gbps parallel to serial conversion complementary metal oxide semiconductor （CMOS）. Firstly， the chip structure is analyzed， the circuit is discussed， and the simulation analysis is carried out， hoping to provide reference for the research in this field.
　　Key words：complementary metal oxide semiconductor; 1.25gbps; parallel to serial conversion; integrated circuit
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