3D晶体管半导体革命的报幕人

来源:用户上传      作者: 黎冀湘

　　随着晶体管体积的不断减小，各类与尺寸相关的问题也接踵而来，但都被不断更新的制程技术一一化解。而再小下去怎么办？这一次，英特尔率先给出了答案――他们将在22nm工艺中引入三栅极（3D）晶体管，新时代的大幕缓缓拉开了。
　　
　　“3D晶体管是一种形象的描述――针对我们所说的“平面”晶体管而言，而实际上，把它们分别称为多栅极晶体管或者单栅极晶体管，二者的结构有着较大的区别。三栅极晶体管的沟道位置则位于垂直于衬底的鳍（Fin）中，沟道所在位置的鳍周围被3个栅极从3个方向包围，看起来是3D结构。”
　　
　　晶体管是目前我们所用的一切集成电路的基础，而晶体管技术也成为集成电路技术的核心所在。自从1947年12月世界上第一个晶体管在贝尔公司诞生以来，60余年来晶体管技术经历了不少堪称革命性的改进。比如集成电路的诞生、MOS晶体管的出现等等。特别是40多年前，英特尔创始人之一戈登・摩尔提出了摩尔定律后，微电子领域的进步一直遵循着这一规律，晶体管技术的进步可谓功不可没。
　　不过，随着晶体管尺寸的不断缩减，栅极宽度不断减小所带来的负面效应越来越明显：为了消除短通道效应，人们不得不用复杂并难以控制的离子注入工艺向沟道中掺杂磷、硼等元素，导致晶体管门限电压的上升，还降低了沟道中电子传输的速度，使晶体管开关速度变慢。目前正在应用的英特尔体型应变硅技术和IBM/Global Foundries的SOI（绝缘体上硅）也都遇到了难以逾越的障碍：前者的SiGe（锗掺杂硅）型应变硅PMOS晶体管的源极和漏极锗掺杂量在32nm工艺时已经高达40%，进一步提高锗含量也无法提供更高等级的应变效应；后者则面临着栅极氧化物和绝缘体上硅不断减薄所带来的越来越大的风险，部分空乏型SOI结构已经接近性能的极限。如何摆脱这一危机？两个阵营分别给出了三栅极晶体管和FD-SOI平面晶体管的答案。
　　三栅极晶体管技术专利在2002年首先被英特尔公司提出，此后数家公司也提出了类似的3D晶体管技术。英特尔公司花了将近10年的时间来完善这一技术，终于将要在2011年年底用三栅极晶体管技术生产22nm工艺的新一代处理器Ivy Bridge，作为对抗晶体管尺寸不断缩小所带来的尺寸效应的杀手锏。对于三栅极晶体管的实用化，业内人士都给予了极高的评价，并认为三栅极晶体管是延续摩尔定律的最佳途径。本期前沿技术CHIP将为你介绍这一先进的技术。
　　三栅极：英特尔的杀手锏
　　在拥有3D晶体管技术的企业中，英特尔率先宣布在量产型号上使用三栅极晶体管，这也证明英特尔在硅工艺的竞赛中处于领先地位。下面让我们看看英特尔的三栅极晶体管技术有何独到之处。
　　三栅极晶体管的发展之路
　　早在2002年，英特尔就研制出了三栅极晶体管并申请了专利。当时制成的是一类最简单的三栅极晶体管，只有单个鳍片，并不具备实用性。2003年，英特尔又宣布了多鳍片的三栅极晶体管，并解决了鳍片的稳定性问题。2006年，英特尔再次报道了成功制备三栅极SRAM单元。2007年，它又报道了三栅极RMG流程成功，这意味着三栅极晶体管的量产工艺已经基本成熟。2009年，英特尔使用22nm工艺制成了SRAM芯片，并完成了22nm SRAM测试晶圆，一般意义而言，这意味着使用22nm工艺生产处理器的障碍几乎已经被清扫一空。该SRAM芯片在指甲盖大小的面积内包含了29亿个晶体管，晶体管分为两种，一种单个面积为0.108μm2，针对低压操作优化；另一种单个面积为0.092μm2，针对高密度存储优化。不过，当时传出的消息仅仅是该芯片应用了第三代High-K电介质+金属栅极技术，并未强调使用了三栅极晶体管。仅仅在2011年3月份，还有传言声称英特尔的22nm工艺仅会在SRAM，也就是缓存部分引入三栅极晶体管，而其他部分则仍是传统的平面晶体管，但5月4日，英特尔公司宣称Ivy Bridge处理器将“全部使用三栅极晶体管”，这也意味着3D时代的来临。
　　三栅极晶体管的结构特点
　　前文已经提及三栅极晶体管的沟道位置位于垂直于衬底的鳍中，沟道所在位置的鳍周围被3个栅极从3个方向包围。这一结构的特点可以增强栅极对沟道的控制作用，进一步提升三栅极晶体管的电流驱动能力和节电性。垂直型鳍片的晶体管结构可以有效地提升芯片的晶体管密度，因为这些鳍可以设计得非常靠近，其间的距离可以达到光刻技术所允许的最小极限。
　　根据英特尔公司负责22nm三栅极晶体管项目的经理Kaizad Mistry的描述，英特尔的三栅极晶体管是一种完全空乏型设计的三栅极晶体管，这要求英特尔的制造工艺精确控制鳍片的厚度和高度。同时，必须保证鳍的宽度正确，才能使三栅极晶体管运行在完全空乏模式下。这就需要设计者对鳍的宽度与高度方向的尺寸值进行权衡考虑。薄的鳍虽然可以保证晶体管运行在全空乏模式下并能很好地控制短沟道效应，但由于电阻值与导体截面积成反比的原因，寄生电阻会增大；而宽度太大则不能保证工作在全空乏模式下。鳍的高度方向尺寸值同样需要进行权衡考虑。更高的鳍虽然可以提升晶体管的电流驱动能力，但寄生电容会因此而增加。具体采用的鳍宽和鳍高尺寸，还要取决于电路的类型，比如来自互连层的负载较大还是晶体管本身的负载较大等等。
　　三栅极结构晶体管的有效宽度等于鳍高的两倍加上鳍宽，而且三栅极晶体管各个鳍的有效宽度都是相同的，当需要晶体管电流较高时，只能采取将多个鳍并联在一起的做法（尺寸离散化），可以最多一次并联6个鳍。并联的鳍数越多，晶体管的电流便越大；将多个鳍并联在一起时，其电阻值也会减小。在设计平面型晶体管时，如果需要更大电流的手段是增加晶体管宽度方向的尺寸，那么三栅极晶体管则需要采取多个鳍并联的做法，两者本质上是相同的。
　　三栅极晶体管的优点
　　从英特尔发布的公开资料来看，完全空乏型设计的三栅极晶体管在三极管区的亚阈值曲线比平面晶体管更陡，由此三栅极晶体管可以得到更低的门限电压。与Intel目前使用的32nm制程工艺比较，22nm制程三栅极晶体管工作电压Vdd仅0.7V，在这一电压下晶体管的响应延迟更低，比前者快37%。在32nm平面晶体管的1.0V工作电压下，22nm三栅极晶体管也要比它快18%，同样延迟性能的工作电压则比32nm平面晶体管低0.2V。英特尔高管马克・波尔在22nm三栅极晶体管的发布会上表示，22nm制程三栅极晶体管性能基本与32nm制程一致，但输入电压仅0.8V，比后者的1.0V更低，这样工作状态下晶体管的功耗可减小50%以上。三栅极晶体管的另一个好处则在体积方面，它的尺寸比平面晶体管更小。
　　此外，三栅极晶体管的全空乏型结构也使得源极和漏极的掺杂量减少，晶体管的门限电压受掺杂等级的影响也更小。英特尔称三栅极晶体管的沟道部分掺杂杂质的浓度比平面晶体管大大降低，而沟道区杂质浓度的减小则有利于减小沟道载流子与杂质离子发生散射碰撞的几率，从而提升沟道载流子的迁移率，由此可以改善晶体管的性能。由于沟道中杂质掺杂浓度的大大减小，此前由于掺杂浓度不均而导致的门限电压不匹配现象也大有缓解。
　　三栅极晶体管的制程难点
　　在45nm和32nm工艺中，英特尔采用了后制造栅极的技术，也就是先在硅基板上生成源极和漏极，再利用沉积工艺生成金属栅极，而三栅极晶体管的制造显然比前者更加复杂，对光刻技术的要求也更高，技术难点则从栅极的形成转移到精确控制鳍片的厚度和高度以及均匀的掺杂工艺，这些都是英特尔必须解决的问题。英特尔在22nm节点上依然使用了193nm光刻技术，而过去人们曾经认为只有EUV（超远紫外光刻技术）才能够制造如此精细的鳍片。但借助ASML和尼康的技术进步，193nm液浸式光刻机已具有极高的套准精度（Overlay），也可以用于Fin-FET型晶体管的制造，英特尔在22nm制程中就使用了193nm液浸式光刻+双重成像的技术。

　　22nm工艺三栅极晶体管依然使用了金属栅极+High-K电介质的配置（第三代），同样是后形成栅极的工艺，因此在金属栅极的沉积方面也要面对在鳍片存在的情况下精准地形成栅极的问题。
　　鳍片的掺杂则是另外一个难点，由于鳍片是立体的，传统的离子束扫描型离子注入设备无法一次完成鳍上漏源极和沟道部位的注入，而且注入的杂质浓度还很容易出现鳍上下位置不均一的问题。如果采用一些改进方案，比如大角度掺杂鳍侧壁时将鳍顶部用保护层遮盖起来，分多次完成离子注入等，则会使工序增加并提升成本。因此一些分析家认为英特尔可能会使用等离子体沉浸离子注入法掺杂，但目前英特尔并未公布掺杂手段。
　　根据英特尔发布会上得到的消息，英特尔确认在22nm工艺节点上引入三栅极晶体管的制造成本将会增加2%~3%，考虑到上述如此多的难点，英特尔这个成就是相当了不起的，而这部分制造成本的增加完全可以用晶体管密度的提升来弥补。
　　开启未来的钥匙
　　除了英特尔之外，其他半导体企业也在探索使用3D晶体管或是其他方案来对抗晶体管尺寸缩小的挑战，3D晶体管将会有更广阔的应用前景。
　　3D晶体管的应用领域
　　毫无疑问，3D晶体管将会首先应用在那些对制程敏感的领域。以英特尔为例，首先应用三栅极晶体管的是Ivy Bridge处理器，接下来可能是Atom平台产品――尽管Moorestown看起来很美，但在智能手机领域，ARM处理器依旧是只手遮天，如果能够利用三栅极晶体管进一步削减能量消耗，Atom处理器的竞争力将会显著增加。不过，ARM也不是等闲之辈，针对英特尔将3D晶体管引入Atom处理器的计划，他们在第一时间表示，ARM处理器有足够的实力与英特尔竞争。
　　另一个对3D晶体管有着显著需求的领域是闪存。目前，NAND闪存的制造工艺已经发展到20nm以下，为了追求更高的存储密度，进一步向3D晶体管发展也是闪存工业的必然选择。不过从目前的发展来看，闪存全面转向3D晶体管可能还需1~2年左右的时间。
　　显示芯片和内存未来也可能使用3D晶体管来制造。目前的顶级显示芯片经常受困于代工厂的制程进步，同时恐怖的发热量也限制了这些“巨兽”进一步变大，使用3D晶体管来削减发热量是个不错的选择。内存则要求更快的速度和更高的存储密度，在这方面，3D晶体管也大有用武之地。
　　其他公司的3D方案
　　基于上述认识，全球主要半导体企业和相关的高校、研究所都对3D晶体管的研究投入了巨大的热情。2002年，几乎与英特尔申请三栅极晶体管专利的同时，韩国首尔大学的研究团队也在美国申请了类似的专利，并在最近引起了一场小小的优先权风波。当然，最早报道Fin-FET结构晶体管的则是加州大学伯克利分校的胡正明教授，但他选择公开发表这一成果而非申请专利。
　　此后，IBM、东芝、三星、台积电等公司也纷纷投入到3D晶体管的研发大潮中，并取得了不少出色的成果，其中最引人注目的是IBM、Global Foundries（AMD的处理器生产部分）、东芝和NEC组成的联合研究机构。比如2008年5月，他们共同报道了当时最小的Fin-FET型晶体管SRAM单元（0.128μm2），IBM还领先英特尔完成了22nm工艺SRAM芯片的试产。到2010年5月，IBM等公司又把Fin-FET SRAM单元的尺寸缩减到0.065μm2，同样适用于22nm工艺节点。这种晶体管采用SOI工艺，先生成栅极法制造，并引入了高K电介质和金属栅极技术。导通电流方面，NMOS为1170μA/μm，PMOS为700μA/μm（均在断开电流为100nA/μm、电源电压为1V时）。Fin-FET的栅极长度为25nm，鳍片间距仅为40nm。尽管目前上述企业尚未公开将3D晶体管列入量产日程，但技术准备无疑已经相当充足。此外，他们各自的研发侧重点也有所区别，比如今年2月，东芝展出了使用nm线技术的22nm工艺Fin-FET SRAM晶圆，晶体管采用三面栅极结构，据称有望在11nm工艺以下实现量产。
　　台系企业，特别是著名的半导体代工厂商台积电也积极探索了3D晶体管技术，台积电表示，20nm以下工艺中，立体型晶体管是不可或缺的，他们将在14nm工艺节点时考虑采用3D晶体管。
　　3D晶体管vs. FD-SOI
　　1999年和2000年，胡正明教授分别发表了利用Fin-FET和FD-SOI（完全空乏型绝缘体上硅）技术将CMOS晶体管拓展至25nm以下的论文。数年之后，各厂商面向22nm以下的半导体技术几乎分为两大阵营――分别按照自己擅长的工艺。其中一方以英特尔领衔，主要厂商包括台积电、英飞凌和三星，它们并未大规模运用SOI技术，因此倾向于直接从平面晶体管转向三维的Fin-FET结构；另一方则以IBM为首，主要厂商包括Global Foundries、东芝、SOITEC和联电，它们在SOI技术上浸淫多年，选择平面晶体管的终极技术FD-SOI的技术风险更小。尽管二者风格迥异，但都是基于完全空乏型的设计，也可以算作是殊途同归。
　　FD-SOI的难点
　　前文已经分析了Fin-FET型晶体管的主要技术难点，而FD-SOI的技术难度比前者更是有过之而无不及：FD-SOI的主要难点在于绝缘体上超薄硅层的形成，此前这层硅的厚度通常在20nm以上，属于部分空乏型绝缘体上硅（PD-SOI）；而想要在22nm工艺中运用FD-SOI，SOI层厚度必须缩减到6.3nm，当工艺进展到15nm时，SOI层厚度将只有5nm。如何制造厚度均匀的SOI晶圆成为一大难题，所幸SOITEC解决了这一问题，根据2011年4月SOI工业协会论坛上SOITEC发布的相关资料，到2010年第四季度，SOITEC的智能切割技术已经可以做到将SOI层的厚度误差控制在±10A。（埃，10-10m，0.1nm），而到2011年第四季度则可以达到±5A。。此外，为了适应超薄的SOI层，加工工艺也必须做出相应的改进。
　　ETSOI工艺
　　IBM已经探索出了一整套行之有效的FD-SOI工艺，使之可以用于22nm及以下的工艺节点。SOI工业协会也将其称为ETSOI（超薄绝缘体上硅）工艺。根据IBM的资料，栅极的宽度自从65nm工艺以来，并未随着SRAM单元和相邻栅极间距的缩减而缩短，一直保持在30nm左右。随着22nm工艺的来临，栅极宽度已经不得不进一步缩减，但这个宽度对于体型硅和部分空乏型SOI而言已经是极限了，在平面型晶体管中，采用超薄绝缘体上硅层的ETSOI才能解决栅极进一步减小尺寸的问题。针对不同的器件，IBM还开发了不同的工艺，比如用于I/O部分的晶体管需要厚氧化物层，而用于模拟部分的晶体管则需要两种厚度的氧化物层等等。
　　针对PMOS和NMOS两种晶体管，制造的步骤基本与此前的工艺相同，首先在超薄硅层上形成栅极，再沉积锗掺杂硅的源极和漏极。此后在PMOS管上加入硬掩模保护，将NMOS管的SiGe栅极部分除去，再重新生成碳掺杂硅的源极和漏极。最后除去掩模并进行后处理。由于SOI层很薄，因此在源/漏极的加工工艺方面也需要做出改进，此前的离子注入掺杂技术对SOI层会造成破坏，因此IBM又发展了原位掺杂技术，首先生成栅极隔离层，然后在漏源区用外延技术沉积生长出漏/源极，形成外延层，并在漏/源极的生长过程中同时原位掺杂所需的杂质元素。之后对晶体管进行加热处理，令漏源极中的掺杂原子向沟道方向扩散，形成扩散层，加热处理过程中使用了峰值退火技术（spike anneal），不会对ETSOI层的结构造成损害。

　　FD-SOI的前景
　　根据英特尔方面的资料，英特尔曾经详细地评估过FD-SOI技术，结论是该技术会带来10%左右的成本上升，而采用三栅极晶体管则只会增加2%~3％，因此英特尔选择了后者。另一个重要因素是三栅极晶体管更适合高性能计算领域，而FD-SOI则在对能耗敏感的领域更有优势，这也是ARM投入FD-SOI阵营的重要原因。尽管FD-SOI技术成本较高，但借助该领域众多企业的努力，FD-SOI还是会成为AMD等公司后22nm时代的选择。在未来数年时间中，3D晶体管技术和FD-SOI技术将会共存，并一起为摩尔定律的延续做出贡献。
　　需要指出的是，FD-SOI和Fin-FET结构并不矛盾，IBM等公司也深入研究了二者结合的可能性并给出了乐观的结论，但这一技术转换可能在10nm以下工艺中才会应用。届时英特尔可能已经转换为III-V族元素的晶体管技术。
　　CHIP结论
　　在英特尔发布三栅极晶体管之后，高调的分析家称之为“重新定义晶体管的技术”，此言可能略有夸张，但正是它揭开了下一次半导体技术革命的大幕。在它的身后，III-V族元素技术、石墨烯技术等已经整装待发，我们可能正在见证一个极其重要时代的来临。
　　
　　英特尔晶体管技术的进展
　　Pentium 4面对Athlon XP的无力，使得英特尔开始重新规划处理器及其制程技术的发展方式，并推出了著名的“Tick-Tock”战略，交替更新微架构和制造工艺。在处理器微架构层面，酷睿微架构先后进行了三次更新，而同样在工艺层面，制程则经历了90nm、65nm、45nm、32nm的换代。在90nm节点上，英特尔引入了锗掺杂硅半导体和应变硅技术，65nm节点则是经过改进的第二代技术；在45nm节点上，英特尔又引入了High-K电介质和金属栅极技术，而目前热卖的32nm工艺处理器则应用了前者的第二代改进技术。这样紧密配合的结果使得英特尔始终立于处理器技术的领先地位。
　　
　　关于尺寸的有趣话题
　　英特尔的一份资料给出了关于半导体器件尺寸的有趣话题，其主角自然是22nm工艺的三栅极晶体管。让我们来看看22nm的三栅极晶体管究竟有多小。
　　1. 世界上第一个晶体管是手工拼装成的，而一亿个22nm工艺三栅极晶体管的面积才相当于一个大头针头（直径大约为1.5mm）。
　　2. 一个英文句号的面积（大约1/10mm2）可以容纳超过600万个22nm工艺三栅极晶体管。
　　3. 一根人类头发的直径（大约90μm）可以排列4000个以上22nm工艺三栅极晶体管。
　　4. 想要用肉眼看清楚一个22nm工艺三栅极晶体管（人的裸眼分辨率极限为40μm），你需要把整个芯片放大到一座房屋那样大。
　　5. 与英特尔1971年推出的第一款4004处理器相比，22nm工艺处理器（Ivy Bridge）的运算能力是前者的4000倍，而每个晶体管能耗仅为4004晶体管的1/5000，价格则是1/50000。
　　6. 一个22nm工艺三栅极晶体管的“开”和“关”状态可以每秒切换1000亿次，而人每分钟按开关的次数仅能达到150次，想要完成与前者同样的切换次数需要大约2000年。
　　7. 英特尔的工厂每秒钟生产50亿个晶体管，每年则能够生产150 000 000 000 000 000个晶体管，足够全球人口每人分2000万个。

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